Matriz de cuadrículas escalonadas (SPGA)

Autor: Randy Alexander
Fecha De Creación: 24 Abril 2021
Fecha De Actualización: 16 Mayo 2024
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Matriz de cuadrículas escalonadas (SPGA) - Tecnología
Matriz de cuadrículas escalonadas (SPGA) - Tecnología

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Definición: ¿Qué significa la matriz de cuadrícula escalonada (SPGA)?

Una matriz de cuadrícula de clavijas escalonadas (SPGA) es un estilo de zócalo de circuito integrado o pin-out que tiene una cuadrícula escalonada de clavijas que rodea el borde de las clavijas, colocadas como varios cuadrados, uno dentro del otro. La estructura también se conoce como cuadrados de intersección.

SPGA se usa generalmente en placas base para procesadores basados ​​en las plataformas Socket 5, Socket 7 y Socket 8.

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Techopedia explica la matriz de cuadrícula escalonada (SPGA)

En una matriz de cuadrícula de pines escalonados (SPGA), los pines están dispuestos en filas diagonales. SPGA incluye dos conjuntos de pines cuadrados, balanceados en ambas direcciones. En otras palabras, los pasadores están dispuestos para formar una red cuadrada diagonal dentro del límite cuadrado. SPGA incluye un área en el centro del paquete en el que no se disponen pasadores. Los paquetes SPGA son ideales para aquellos dispositivos que exigen una mayor densidad de clavijas en comparación con lo que puede ofrecer una matriz de cuadrícula de clavijas estándar (PGA).

Los circuitos integrados iniciales tenían pines dispuestos usando el PGA, que establece los pines en una estructura similar a una cuadrícula. El avance en el diseño del procesador y la demanda de más pines hicieron que el PGA fuera inapropiado y anticuado. El objetivo clave de SPGA era reducir el tamaño del microprocesador cuando se requieren más pines. La estructura SPGA es utilizada por procesadores centrados en la tecnología Socket 5, Socket 7 y Socket 8.

La ventaja de usar una formación SPGA en comparación con las versiones anteriores es que consiste en pasadores más cercanos, lo que permite más pasadores para un área de superficie específica. Esto permite la disminución del tamaño del microchip o, en otras palabras, ofrece una mejor capacidad de transferencia en un chip de tamaño similar.